ENDÜSTRİ 4.0 (İNGİLİZCE, TEZSİZ) | |||||
Yüksek Lisans | TYYÇ: 7. Düzey | QF-EHEA: 2. Düzey | EQF-LLL: 7. Düzey |
Ders Kodu | Ders Adı | Yarıyıl | Teorik | Pratik | Kredi | AKTS |
CMP2007 | Dijital Sistem Tasarımı | Güz | 3 | 0 | 3 | 7 |
Bu dersin açılması ilgili bölüm tarafından yarıyıl başında belirlenir |
Öğretim Dili: | En |
Dersin Türü: | Departmental Elective |
Dersin Seviyesi: | LİSANSÜSTÜ |
Dersin Veriliş Şekli: | Yüz yüze |
Dersin Koordinatörü: | Dr. Öğr. Üyesi GÖRKEM KAR |
Dersi Veren(ler): |
Dr. Öğr. Üyesi SELÇUK BAKTIR Dr. UTKU GÜLEN Prof. Dr. TAŞKIN KOÇAK |
Dersin Amacı: | Öğrencilere, en yeni elektronik tasarım otomasyon programları kullnılarak, sayısal devre tasarımı ve sistem seviyesinde tasarım öğretilir. Temel devre yapıtaşları kullanılarak, büyük çaplı mantık devrelerinin tasarımı anlatılır. FPGA mimarilerinden, davranışsal tasarımdan, sistem bölümlemeden, devre sentez yazılımlarının kullanımından, tasarım doğrulama yöntemlerinden ve FPGA teknolojisi ile gerçeklenen alışılmışın dışında sistemlerden bahsedilir. Öğrenciler ASIC tasarımına yönelik teknik ve yazılımları kullanmaya aşina bir hale gelir. |
Bu dersi başarıyla tamamlayabilen öğrenciler; I. Boolean mantık temellerini anlamak. II. Senkron devreleri tanımlamak ve tasarlamak. III. Sonlu durum makinelerini tanımlamak ve inşa etmek. IV. Bellek birimlerini tanımlamak ve test yapmak. V. Donanım mimarisini tanımlamak. VI. Donanım tasarım dilini gerçekleştirmek |
Mantık tasarımı tekrarı. Davranışsal Verilog kodlama. Tasarım doğrulama. Verilog ile kombinezonal ve sırasal devre tasarımı. İki-duraklılar, kaydırma aygıt kütükleri and sayaçlar. Algoritmik durum makinaları. Büyük ölçekli sayısal sistemlerin tasarımı. Yapısal Verilog kodlama ile devrelerin hiyerarşik tanımlanması. Hafıza ve FPGA. |
Hafta | Konu | Ön Hazırlık | |
1) | Dijital sistem tasarımına giriş | ||
2) | Tasarım ölçümleri | ||
3) | Donanım tanımlama diline giriş (Verilog) | ||
4) | Alan programlanabilir kapı dizisine giriş (FPGA) | ||
5) | Sonlu durum makineleri | ||
6) | CMOS transistorleri | ||
7) | Zamanlama bölüm 2 | ||
8) | Arasınav konu tekrarı | ||
9) | Zamanlama bölüm 2 | ||
10) | FSM - sıra algılama | ||
11) | Güç ve enerji | ||
12) | Hafıza | ||
13) | Paralellik | ||
14) | Özet ve Final sınavı tekrarı |
Ders Notları: | Morris Mano, Michael Ciletti, Digital Design, Pearson, 4th Edition, 2008. Samir Palnitkar, Verilog HDL: A Guide to Digital Design and Synthesis, SunSoft Press, 1996. |
Diğer Kaynaklar: |
Yarıyıl İçi Çalışmaları | Aktivite Sayısı | Katkı Payı |
Devam | 14 | % 0 |
Laboratuar | 14 | % 20 |
Uygulama | 0 | % 0 |
Arazi Çalışması | 0 | % 0 |
Derse Özgü Staj | 0 | % 0 |
Küçük Sınavlar | 10 | % 30 |
Ödev | 0 | % 0 |
Sunum | 0 | % 0 |
Projeler | 0 | % 0 |
Seminer | 0 | % 0 |
Ara Sınavlar | 1 | % 10 |
Ara Juri | % 0 | |
Final | 1 | % 40 |
Rapor Teslimi | % 0 | |
Juri | % 0 | |
Bütünleme | % 0 | |
Toplam | % 100 | |
YARIYIL İÇİ ÇALIŞMALARININ BAŞARI NOTU KATKISI | % 60 | |
YARIYIL SONU ÇALIŞMALARININ BAŞARI NOTUNA KATKISI | % 40 | |
Toplam | % 100 |
Aktiviteler | Aktivite Sayısı | Süre (Saat) | İş Yükü |
Ders Saati | 14 | 2 | 28 |
Laboratuvar | 12 | 2 | 24 |
Uygulama | 0 | 0 | 0 |
Derse Özgü Staj | 0 | 0 | 0 |
Arazi Çalışması | 0 | 0 | 0 |
Sınıf Dışı Ders Çalışması | 15 | 8 | 120 |
Sunum / Seminer | 0 | 0 | 0 |
Proje | 0 | 0 | 0 |
Ödevler | 0 | 0 | 0 |
Küçük Sınavlar | 10 | 1 | 10 |
Ara Juri | 0 | 0 | 0 |
Ara Sınavlar | 1 | 2 | 2 |
Rapor Teslimi | 0 | 0 | 0 |
Juri | 0 | 0 | 0 |
Final | 1 | 2 | 2 |
Toplam İş Yükü | 186 |
Etkisi Yok | 1 En Düşük | 2 Düşük | 3 Orta | 4 Yüksek | 5 En Yüksek |
Dersin Program Kazanımlarına Etkisi | Katkı Payı |